研究简介清华大学吴华强教授、高滨副教授团队进展综述 Architecture-Circuit-Technology Co-optimization for Resistive Random Access Memory-Based Computation-in-memory Chips，即将在SCIENCE CHINA Information Sciences的“后摩尔时代新器件基础研究”重大计划专题上发表。文章总结了团队在基于忆阻器的存算一体芯片方面的研究工作，展示了基于忆阻器的存算一体系统的架构-电路-工艺协同优化方法、协同仿真器、存算一体编译器，并进行了未来展望。近年来，基于忆阻器的存算一体芯片已被证明是突破冯诺依曼瓶颈的有效方案，可以高效加速深度神经网络计算。设计大规模的存算一体系统，尚需要面对如何提高系统能量效率和吞吐率、如何提升计算准确率等一系列挑战。器件层面物理机理复杂、存在非理想特性、可靠性退化等问题，还有宏电路层面电路计算误差、阵列电压降，均会影响计算准确率。针对以上问题，团队提出了架构-电路-工艺协同优化方法。本文以团队实现的硬件演示系统为例，介绍了可扩展存算一体芯片的架构-电路-工艺协同优化方面的工作。 然后，本文介绍了器件-架构-算法跨层次仿真器，可以为存算一体系统的设计提供指导。仿真器考虑了存算一体系统五个层面，包括神经网络结构、量化方法、数据流、电路和器件，对各层面的影响做出评估并给出优化方案。其中，器件可靠性问题和非理想特性会给器件存储的权重信息带来一定误差，此工作对器件建立了全面、准确的紧凑模型并嵌入在协同仿真器中。图1 仿真器框架 另外，对于卷积神经网络，较浅层的计算/权重比高，而较深层的神经网络层的计算/权重比低，这种层间不均衡导致了流水不均衡。为解决计算密集型层导致的流水线不平衡问题，团队研发了存算一体系统编译器。存算一体系统编译器通过重新分配芯片硬件资源以实现数据流优化，例如将卷积层和BatchNormalization层融合、重分配资源到计算密集层等，可显著提高多种神经网络的计算吞吐率。图2 编译器框架及其工作流程最后，对未来工作展望。为了进一步提高存算一体芯片的通用性和能效，可考虑实现新的架构，例如单片三维集成架构、无ADC架构、模拟-数字混合架构等。该综述的主要贡献总结如下：（1）架构-电路-工艺协同优化方法，以团队实现的硬件演示系统为例，介绍了可扩展存算一体芯片的架构-电路-工艺协同优化方面的工作；（2）跨层次仿真器，对存算一体芯片各层面的影响做出评估并给出优化方案；（3）存算一体系统编译器，解决深度神经网络片上加速计算流水不均衡的问题，可显著提高多种神经网络的计算吞吐率； （4）未来展望，介绍了现有工作中需要解决的挑战，并对基于忆阻器的存算一体芯片架构的未来发展提出展望。

　　Yuyi LIU, Bin GAO, Jianshi TANG, Huaqiang WU & He QIAN. Architecture-Circuit-Technology Co-optimization for Resistive Random Access Memory-Based Computation-in-memory Chips. Sci China Inf Sci, doi: 10.1007/s11432-023-3785-8

　　相关阅读

　　SCIS集成电路、光电子和量子学科文章合辑金年会金字招牌信誉至上

　　SCIS 新型二维材料与器件应用专题(2023)

　　AI秒读后摩尔专题系列 | 面向先进集成电路应用的铪基铁电器件最新进展

　　AI秒读后摩尔专题系列：忆阻器动力学赋能的类脑计算系统—黄如院士、杨玉超教授与燕博南研究员

　　清华大学杨兴华,乔飞等 | 通过“感算共融”架构打破智能感知应用的能量效率壁垒

　　点击下方阅读原文按钮，免费下载。

　　国家自然科学基金“后摩尔时代新器件基础研究”重大研究计划面向未来芯片算力问题，聚焦芯片领域发展前沿，拟通过信息、数理、材料、工程、生命等多学科的交叉融合，在超低能耗信息处理新机理、载流子近似弹道输运新机理、具有高迁移率与高态密度的新材料、高密度集成新方法、非冯计算新架构方面取得突破，研制出1fJ以下开关能耗的超低功耗器件和超越硅基CMOS载流子输运速度极限的高性能器件，实现算力提升2个数量级以上的非冯架构芯片。促进变革型基础器件、集成方法和计算架构的诞生，培养一支有国际影响力的研究队伍，提升我国在芯片领域的自主创新能力和国际地位。